搜索资源列表
Verilogblock_in_codingandsynthesize
- Verilog编码与综合中的非阻塞性赋值。中文版-Verilog coding and synthesis of the non-blocking assignments. Chinese
synchronousSerialDataTransfer
- 周立功教科书上的同步串行传输verilog.hdl程序源码及工程文件，是用quartus ||综合过的了-synchronous serial data transfer
ptos
- 16位并行转串行译码器Verilog，以及synopsis综合结果，行为级、门级网单，均已通过仿真验证-16bit parallel to serial decoder and aynthesis result
RISCCPU
- 简单的CPU设计流程PPT，用于教学目的，可综合的verilog HDL设计。-A simple CPU design process PPT, for teaching purposes, can be integrated verilog HDL design.
61EDA_D736
- spi 总线 可综合的 希望大家可以支持-spi bus verilog code
iverilog-0.9.2
- iverilog是verilog仿真综合工具，能够将verilog源代码编译为不同的目标文件-Icarus Verilog is a Verilog simulation and synthesis tool. It operates as a compiler, compiling source code writen in Verilog (IEEE-1364) into some target format
IEEE_standard_verilog
- 其中，Verilog硬件描述语言（HDL）的定义，在这个标准。 Verilog的HDL是一个正式的符号中的电子系统创建的各个阶段使用。因为它既是机读和人类可读的，它支持开发，验证，综合，硬件设计和测试，对数据通信的硬件设计，以及维修，改装和硬件采购。这个标准的主要对象是工具的实现者支持的语言和语言的高级用户。-The Verilog Hardware Descr iption Language (HDL) is defined in this standard. Verilog HDL is a
softdrink
- 自动售货机verilog源码,含找零功能，通过Modlesim,leonardo仿真，综合-Vending machine verilog source
564-784-fpga-1-develop
- 该文档主要针对Verilog语言的快速应用指南，包括语法、综合及硬件方面的应用等内容-The document aimed at the rapid application of Verilog language guide, including grammar, comprehensive and content of the application of hardware
VerilogGrammer
- Verilog可综合的语法详解-Synthesizable Verilog syntax Xiangjie! ! !
fir
- 用verilog编写的fir滤波器程序,可实现fir的硬件综合-Fir filters using verilog written procedures
sdramc_controller
- sdram 控制器 用verilog语言实现 可综合-sdram controller can be integrated with the verilog language
Clock_Dividers_Made_Easy
- 用verilog实现任意分频 包含可综合和不可综合代码-Arbitrary frequency with verilog contain comprehensive and non-integrated code
DE2_NIOS_HOST_MOUSE_VGA
- 显示控制电路是整个场序彩色显示【15】【16】系统的心设计部分,本文采用Verilog HDL来设计。首先编写对各单元电路进行以行为级描述的Verilog代码,再用EDA工具对Verilog HDL代码进行功能仿真和逻辑综合。-Display control circuit is the field sequential color display 【15】 【16】 system design part of the heart, this paper Verilog HDL to desig
firfilter14
- 用Quartus II实现综合布线，要求充分利用Altera Stratix/Stratix II的器件的DSPBLOCK资源，Quartus II综合出的系统最高工作频率达到270Mhz以上.用Verilog进行编程。-Pipeline FIR structure。
DesignCompilerPPT
- 用design compiler对verilog hdl的程序进行逻辑综合最后生成门级网表即用门生成的电路图。-Verilog hdl with design compiler of the logic synthesis procedure generates the final gate-level netlist that is generated with the door circuit.
exer1
- verilog的大作业题，用Verilog描述一个遥控器，仿真并综合出电路图-verilog big job title, descr iption of a remote control with Verilog simulation and synthesis of the circuit
123
- Verilog是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的CPLD结构，成为设计专用集成电路和其他集成电路的主流。通过应用Verilog HDL对多功能电子钟的设计，达到对Verilog HDL的理解，同时对CPLD器件进行简要了解。
ddr2_sdram
- xilinx spartan2 fpgaddr2控制代码，使用verilog编写，可综合-xilinx spartan2 fpgaddr2 control code, using verilog preparation, can be integrated
ycrcb2rgb
- 用verilog实现ycrcb至rgb的色彩空间格式转换，可综合-ycrcb to rgb colour space convey